PLL Phase Locked Loop

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PLL = Akronym für Phase Locked Loop
Bezeichnung für eine Schaltungstechnik, bei welcher die Phasenlage eines Referenzsignals ständig mit der eines steuerbaren Oszillators verglichen wird. Ein Regelkreis sorgt dafür, dass der steuerbare Oszillator dabei dieselbe Phasenlage einnimmt.

Dies wird z.B. zum Erzeugen von hohen Frequenzen aus einer relativ niedrigen Quarzfrequenz genutzt. Die Frequenz des HF-Geneartor wird durch einen Teiler auf die Frequenz des Referenzsignals geteilt und entsprechend solange geregelt, bis beide Signale dieselbe Phasenage aufweisen. Somit hat das HF Signal eine um den Teilerfaktor höhere Frequenz als das Referenzsignal.


Auch zur Regelung von Motordrehzahl etc eingesetzt.

Bekannte Schaltkreise:
CMOS 4046 PLL
Eine kleine Schaltung, um mit der PLL CD4046 zu experimentieren finden Sie unter der Rubrik Projekte!